Verilog语言(数字逻辑课程笔记二）——赋值语句

Verilog 分配有两种类型：连续分配和程序分配。

使用赋值来连续赋值。
当右侧发生变化时，立即分配给左侧导线。
例如，赋值out=i1 &i2 ，当i1 或i2 改变时，out立即改变。

过程赋值以initial或always形式，主要用于reg变量。
一旦将值分配给 reg 变量，该值就会被保留，直到分配新值为止。

always有两种，有触发条件的和无触发条件的。
触发条件由姿势或否定触发，常用于时序逻辑中。
例如，always@(posesgeclk) 计数器在时钟的每个上升沿计数 1
使用 = 的块分配是按顺序执行的。
完成一项后，将执行下一项。
使用 <= 进行非阻塞分配，并行执行。
一个操作和下一个操作同时进行。

初始块仅执行一次，用于在仿真过程中初始化变量。
例如，最初 rstn=0，在仿真开始时将 rstn 设置为 0。

生成器块可以循环初始化模块。
例如：generate for(i=0;i
如何使用非阻塞赋值实现计数器？ 例如：总是@(posesge clk) out <= out + 1 ;这是正确的。

如何使用生成器块？ 例如：create for(i=0;i<4>
我们先来谈谈带有触发条件的always块，好吗？ 例如：总是@(posesge clk) reg_val <= next_val;正确的？
为什么非阻塞赋值在时序设计中很重要？ 因为它可以避免组合逻辑风险，对吧？

memory类型可以用assign赋值

Vivado 2 02 2 .1 ，北京，尝试过无数次，但记录无法分类。
记忆也是如此，被撕裂了。